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オフィス |
東京都 品川区 大井 | 所在地 | 最寄駅：京浜東北、りんかい線大井町駅徒歩9分 | |
| 東急大井町線下神明駅徒歩2分 | ||||
| 担当 | 三上廉司（ミカミレンジ） | FAX | ASK | |
| コンタクト | Renji_Mikami(at mark)nifty.com | 通信 |
MSN-Messenger: mikamir(at mark)hotmail.com |
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講習参加の学生諸君は、結構難しい内容もあったと思いますが、 実に真面目にかつ熱心に受講してくれてとてもよかったと思います。 私も企業対象の研修とは違った有意義な時間を楽しくすごさせて戴きました。 教授、TA、シスアド、そして参加学生諸君に心から感謝しています。 これからの世界を、日本の将来を担う人が皆さんの中から巣立っていくことを 願ってやみません。 もちろん私も生涯現役を目指して、皆さんにまけないように、 がんばっていきたいと思います。 2006/2/4 三上廉司 |
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Model Sim 最新版操作テキスト (Version 6.1) 現在ワークステーション・ルームにインストールされている次のバージョンにも対応しています。目を通しておいてください Model_61.pdf (2006/01/25) |
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記述例、モディファイ用、シミュレーション演習用ファイル 下層＞上層＞＞テストベンチ ライブラリ semi_lib1.vhd VHDLC1 INVMOD.VHD > INVTOP.VHD >> INVTOPTB.VHD VHDLC2 COMPMOD.VHD > COMTOP.VHD >> COMPTOPT.VHD VHDLC3 INVMOD.VHD >INV3TOP.VHD VHDLC4 INVMOD.VHD, AND2MOD.VHD >INV4TOP.VHD >>INV4TOPT.VHD VHDLC5 INB5TOP.VHD >> INB5TOPT.VHD INP5TOP.VHD >> INP5TOPT.VHD VHDLC6 COUNTER.VHD >> COUNTERT.VHD VHDLC6M counter.vhd >> COUNTERT1.VHD VHDLC7A UPCOUNT8.VHD >> UPCOUNT8TB.VHD (ARCH.VHD) VHDLC8A CNTDEC8.VHD >> CNTDEC8U.VHD CNTDEC8T.VHD VHDLC9A STATE4.VHD >> STATE4TB.VHD VHDLC10A STATE4A.VHD >> STATE4AT.VHD |
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Model Sim （シミュレータ）操作の流れ １．作業フォルダー（ディレクトリ）を作り、そこにソースファイルを入れておく ２．シミュレータ起動後、この作業フォルダ（ディレクトリ）に移動する。 （コンパイル後のファイル群は、デフォルトで、その下のＷＯＲＫフォルダ内に作られる） ３．下の階層にあるモデル（ファイル）から順にコンパイルする。テストベンチは最後にコンパイル。 ４．テストベンチ・ファイルに対しシミュレーションを実行 ５．波形を見るときは、信号に対しadd to Wave を実行する。 ６．Run (Run n NS)をかけて、初めて波形が表示される。 ０．拡張ライブラリを使用する場合は、このライブラリを事前にコンパイルしておく。 |
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技術講座３ 高速安定動作回路設計 ページ番号 74-81, 84-91を理解すれば、これが同期式回路設計の最速解(最終解)です。最後の２ページが理解できたら合格。単位あげます（^。^）わからなければ、これぞチャンス。設計手法編 kouza9530.PPT 2004/01/07 基礎的な理解のために、以下のページに目を通しておいてください。 4 5 6 7 8 24 25 26 27 28 29 30 31 32 33 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91
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VHDL速修講座 講座編 VHDL9720.PPT 2004/01/07（参考用、眺める程度でかまいません。） |
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VHDL速修講座 A-2 PLDC9850.PPT 2004/01/07 （参考用、眺める程度でかまいません。） ディジタル回路設計 基礎の再確認 （参考用、眺める程度でかまいません。）2004年1月29日 FPGA/PLD Conference Tutorial Session 1 @ EDS Fair 2004 PLDC04_T1.PPT
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VHDL1 VHDL2 |
